Thiết kế và mô phỏng mạch PLL tối ưu thời gian khóa và nhiễu pha tín hiệu trong hệ thống LTE

Please use this identifier to cite or link to this item: http://thuvienso.dut.udn.vn/handle/DUT/15335

Title:	Thiết kế và mô phỏng mạch PLL tối ưu thời gian khóa và nhiễu pha tín hiệu trong hệ thống LTE
Authors:	Nguyễn, Thanh Thanh
Advisor:	TS. Văn, Phú Tuấn
Keywords:	Mạch PLL;Hệ thống LTE
Issue Date:	2025
Publisher:	Trường Đại học Bách Khoa, Đại học Đà Nẵng
Description:	DA.ĐT.25.568
URI:	http://thuvienso.dut.udn.vn/handle/DUT/15335
Appears in Collections:	Khoa Điện tử - Viễn thông - Kỹ thuật máy tính

CORE Recommender

6

checked on Feb 3, 2026

Check