Vui lòng dùng định danh này để trích dẫn hoặc liên kết đến tài liệu này:
http://thuvienso.dut.udn.vn/handle/DUT/15335| Nhan đề: | Thiết kế và mô phỏng mạch PLL tối ưu thời gian khóa và nhiễu pha tín hiệu trong hệ thống LTE | Tác giả: | Nguyễn, Thanh Thanh | Người hướng dẫn: | TS. Văn, Phú Tuấn | Từ khoá: | Mạch PLL;Hệ thống LTE | Năm xuất bản: | 2025 | Nhà xuất bản: | Trường Đại học Bách Khoa, Đại học Đà Nẵng | Mô tả: | DA.ĐT.25.568 |
Định danh: | http://thuvienso.dut.udn.vn/handle/DUT/15335 |
| Bộ sưu tập: | Khoa Điện tử - Viễn thông - Kỹ thuật máy tính |
Hiển thị đầy đủ biểu ghi tài liệu
Các đề xuất từ CORE
Khi sử dụng các tài liệu trong Hệ thống quản lý thông tin nghiên cứu phải tuân thủ Luật bản quyền.