Thiết Kế và Xác Minh Lõi IP Mềm ASIC (ASIC Soft IP) Chuẩn Mã Hóa AES - 128

Abstract

Đề tài này tập trung vào thiết kế và xác minh lõi IP mềm thực hiện chuẩn mã hóa AES-128. Chuẩn AES-128 là một thuật toán mã hóa đối xứng, sử dụng khóa 128 bit và hoạt động trên khối dữ liệu 128 bit qua 10 vòng lặp biến đổi. Đề tài thực hiện mô hình hóa thuật toán AES-128 ở mức Register Transfer Level sử dụng ngôn ngữ Verilog và SystemVerilog, nhằm đảm bảo khả năng tổng hợp và tích hợp vào các hệ thống phần cứng thực tế. Phần xác minh sử dụng phương pháp kiểm thử theo tầng lớp với SystemVerilog và Universal Verification Methodology, các thành phần chính sử dụng trong môi trường xác minh như driver, monitor, scoreboard và interface. Mô hình lõi IP AES sẽ sử dụng công cụ kiểm thử Xcelium của Cadence để kiểm tra các trường hợp có thể xảy ra để thiết kế chính xác